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ソリューション

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統計的タイミング検証・最適化ソリューション

デジタルICのタイミング(遅延時間)検証はただでさえ困難なタスクですが、これにばらつきが加わると問題はさらに複雑化します。IBMの統計的タイミング検証・最適化ソリューションは、お客様のリスクを軽減し、柔軟性を高め、製品の早期市場投入を支援します。

IBM EinsTimer統計的タイミング検証ソリューションは、次のような特長を通じて設計感度の最適化をサポートします:
  • バックエンドとフロントエンドのばらつき、およびこれがタイミングに及ぼす影響を把握
  • タイミング・ドリブン手法による最適化タスクと診断(設計内のあらゆる遅延に対する感度値の報告等)を実行
IBM ChipBench統計的デザイン最適化ソリューションは次のような特長を備えています:
  • 統計的タイミング解析を実行し、障害のあるネットに起因するトラブルを修正するリファインモードでの物理的最適化によって問題を解決
  • 統計的アウェアネス機能を備えたスタンドアロンの物理的最適化システムとして利用可能

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ChipBenchシステムレベル設計ツール

システム・オン・チップ(SoC)の設計・検証作業が複雑をきわめることは周知のとおりです。たとえ設計・検証済みのコンポーネントを大幅に採用したとしても、これをSoCにまとめた時にシステム全体として予想どおりの性能を発揮する保証はありません。アーキテクチャー、コア選定、フロアプランなどの段階で誤った判断がなされている場合も多いからです。

IBM ChipBenchシステムレベルソリューションは次のような特長を備えています:
  • コアベースのSoC設計をプロセス初期に解析し、パフォーマンス、面積、タイミング、消費電力などの判断を改善
  • 複数ドメインにわたる効果をすばやく評価し、設計の特定と各種解析の実行を容易に
  • 組み込み型プロセッサー(IBM PowerPCとSystemCトランザクションレベルモデルなど)を持つコアベースのSoC設計を処理できるので、アーキテクチャーのパフォーマンス解析や組み込み型ソフトウェアの開発が可能
  • ボルテージアイランドの物理プランニングとトランザクションレベルの電力解析を通じて物理変化に感応する省電力機能により、システムレベルの電力消費予測が可能。物理レベルのバーチャルプロトタイピングにより、早期のフロアプラン解析と面積最適化に対応

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IBM Integrated Electronics Design Environmentミドルウェア

設計チェーン管理をシンプルにしたい場合には、IBM Integrated Electronics Design Environment(IEDE)ミドルウェアが役に立ちます。生産性向上をもたらすこのインフラストラクチャーソリューションは、デジタルミックスとシグナルシステムの初期コンセプトから最終実装に至る開発を支援します。IBM IEDEミドルウェアは、お客様の既存のツールやフロー(業界標準ツールやモデルを含む)を最適化し、他社との差を大きく広げます。

IBM IEDEには以下が含まれています。

IBM IEDEメソドロジーガイド:IC設計の初回成功率を高める支援プラットフォーム
最新の設計プラクティスを取り入れた一貫性のあるデザインフローでICチップを設計するための情報やツールを提供します。このメソドロジーガイドは、構成管理、メソドロジーのアドバイス、ツールの導入、プロセス管理、データ整理、アップグレード支援(設計キットの変更を開発者に通知)などの役割を果たすほか、分散された設計チームによるコラボレーティブな階層設計をサポートします。

IBM IEDE Data Manager:高性能の設計データ管理ソリューション
チーム全員に常に最新情報を把握させるのは容易ではありません。IBM IEDE Data Managerは、Cadence設計フレームワーク内で最新の設計データや作業への同期アクセスを可能にするソリューションです。マルチサイト設計を通じて社内の協業体制が強化され、既存技術を効果的に配布、共有、再利用することができます。IBM Rational ClearCaseのソフトウェア構成管理機能を併用することで、ハードウェア/ソフトウェア設計データを管理するワンストップソリューションが実現します。


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